Global
EN
行业方案
技术支持
技术支持
超过千家合作客户,17年服务经验,从选型到技术支持我们都能为您提供
可持续发展
可持续发展
持续创新、引领行业进步是我们不屈的使命。
新闻&资源
新闻&资源
时刻与您分享我们的一点一滴
关于我们
关于我们
音特电子集技术研发、芯片制造、封装测试、销售和服务于一体
人才发展
人才发展
一同释放潜力,塑造人类健康未来
技术支持
超过千家合作客户,17年服务经验,从选型到技术支持我们都能为您提供

如何根据 PCB 布局空间反推共模电感的最大允许体积?

发布日期:2025-12-30 浏览次数:3次
分享:

步骤如下:

测量安装区域约束:确定预留的物理空间三维尺寸(长 × 宽 × 高),考虑周围元件干涉及散热要求

评估散热需求:根据额定电流计算铜损与磁损发热,优先选择散热面积大的封装(如扁平或开放式结构)

参考封装库体积基准:贴片电感(如 2520 封装):典型体积约 5×5×5mm³,支持中等电流(3~8A)

插件电感(如工字型或环形磁芯):体积更大(如 Φ10×12mm 插件可承载 20A+),但占用高度空间

迭代设计验证:

根据体积上限选择磁芯型号(如 PQ、EE 或环形磁芯),计算允许的最大线圈层数与匝数。

通过有限元磁场仿真或厂商工具(如 Magnetics Designer)反推电感量与温升是否达标。

折中权衡:体积受限可能需牺牲电感量或采用多级滤波补偿高频抑制能力

热门FAQ
共模电感与差模电感配合使用时,两者的参数应如何匹配?
2025-12-30
共模电感抑制共模干扰(两根线对地的对称干扰),差模电感抑制差模干扰(两根线之间的不对称干扰),参数匹配需满足频率覆盖互补:共模电感的有效抑制频段(如 1kHz-100MHz)与差模电感(如 50Hz-10MHz)重叠部分需平滑过渡,避免出现抑制盲区。通常差模电感的谐振频率略高于共模电感,覆盖低频差模干扰(如电源纹波)阻抗匹配:共模电感的共模阻抗应远大于电路的共模阻抗(如≥10 倍),差模电感
多级共模电感串联使用时,如何避免谐振点叠加?
2025-12-30
共模电感的谐振由其电感量(L)与寄生电容(C,如绕组间电容)决定,谐振频率f0​=1/(2πLC​)。多级串联时,若谐振点接近,会导致某一频段干扰抑制效果骤降甚至放大。避免谐振点叠加的方法差异化设计:通过调整各电感的参数(如磁芯材料、匝数、绕组结构),使各级谐振点错开。例如,前级用高磁导率磁芯(如锰锌铁氧体)增加电感量,降低谐振频率;后级用低磁导率磁芯(如镍锌铁氧体)减少电感量,提高谐振频率
如何通过共模电感与 Y 电容的组合优化 10MHz 以上的干扰抑制?
2025-12-30
共模电感在低频至中高频(如 1MHz 以下)通过高共模阻抗抑制干扰,但高频(10MHz 以上)会因寄生电容(绕组间、绕组与磁芯间)导致阻抗下降,抑制效果减弱。Y 电容(通常为陶瓷电容,如 MLCC)具有低等效串联电阻(ESR)和寄生电感(ESL),可在高频段提供低阻抗通路,将共模干扰分流至地优化方式:容值选择:Y 电容容值需与共模电感的寄生电容匹配,避免两者形成谐振(谐振会放大干扰),通常选择 1